○ＤＲＡＭのアクセスのタイミングについて


　ＤＲＡＭをアクセスするためには以下のような手順を踏む必要があります。
まずロウアドレスをセットしてＲＡＳをアクティブにし、次にＭＰＸ信号によって
カラムアドレスをセットしてＣＡＳをアクティブにすることによってデータの読み書き
が行なわれます。
　このＲＡＭボードでは、ＲＡＳとＭＰＸの信号は８８本体の信号をそのまま用い
（ＲＡＳ０，ＲＡＳ１，ＭＵＸ）、ＣＡＳ信号についてはＭＰＸの信号をディレイ
ラインによって遅らせて作っています。

　本体の信号線についてですが、ＲＡＳはＣＰＵのＭＲＥＱ信号の立ち上がりを速めた
もののようです。具体的にはＴ３ステートの立ち上がりでＲＡＳもＨレベルになるよう
です（ここのところはよくわからない）。ＲＡＳ０は０〜３ＦＦＦＨをアクセスする
とき、ＲＡＳ１は４０００〜７ＦＦＦＨをアクセスするときにアクティブになるよう
です。これは８００１の１６ｋビットＤＲＡＭを使っていた時代の影響と思われます。
リフレッシュのときはどうなるか、ということはこれもよくわかっていませんが、
とりあえず一定の周期でアクティブになるのは間違いありません。
（いい加減ですいません^_^;）

ＭＵＸ（ＭＰＸ）信号は本体内のＲＡＳ信号の立ち下がりを１／４クロック分遅らせた
もののようです。立ち上がりはＭＲＥＱと同じになっているようです。本体内のＣＡＳ
信号はＭＵＸをさらに１／４クロック遅らせたものになっていますが、この信号は拡張
スロット上には出ていません。

*　ここのところは８８０１の回路図を見て考えたのですが、回路のあちこちがループ
*している上、ＤＭＡも絡んできているので、詳しいところまでは解析できていません。
*作ってみて動かなかったらまた考えようなどという、いい加減な姿勢でいましたので…

　ＣＡＳ信号については先に書いた様に、ＭＵＸ信号をディレイラインによって
２０ｎｓ遅らせて作っています（実際にはＴＴＬの遅延が１０ｎｓほど加わります）。
これにリフレッシュのためＲＦＳＨ信号とＯＲ（負論理ですから実際にはＡＮＤゲート
ですが）を取っています。ＲＦＳＨ信号はリフレッシュ時のＭＲＥＱ信号（≒ＲＡＳ）
よりも十分速く確定するので、これでＣＡＳビフォアＲＡＳリフレッシュは可能です。
（実際にはＣＡＳがずっとつながってヒドゥンリフレッシュの形になっていると思われ
ます）

　ライトの制御にはＭＥＭＷ信号を用いています。これは本体内で作られている
ＭＲＥＱ×ＷＲの信号ですが、この信号はアクティブになるのが遅い（実際にはＺ８０
のＷＲ信号が遅い）ので、ライトはリード・モディファイ・ライトサイクルになり、
ＤＩとＤＯは分離する必要があります。また、拡張スロットにはＷＥというＤＲＡＭ
制御用の信号も出ているのですが、これを用いると、本体内のＲＡＭ，ＲＯＭを禁止
するためのＲＯＭＫＩＬＬ信号がアクティブになるのが遅れそうであったので使用
しませんでした。


　以上が各信号線の仕様ですが、設計にあたって満たさなければならない条件として、
ＣＰＵのデータの読み出しのタイミングとＤＲＡＭの規格があります。

　まずＣＰＵのほうですが、Ｍ１サイクルにおいてはＴ３ステートの立ち上がり、
それ以外のサイクルではＴ３ステートの立ち下がりにおいてデータが読み込まれます。
したがって、それまでにＤＲＡＭからのデータが確定している必要があります。
８８のＭＣ以外の８ＭＨｚモードではウェイトが一つ入りますので、Ｍ１サイクルでは
Ｔ１ステートのクロックの立ち下がりから少し遅れてＭＲＥＱ信号がアクティブに
なってからＴ３ステートの立ち上がりまでに約２２０ｎｓほどあります。一般に、
ＤＲＡＭのアクセスタイムはＲＡＳがアクティブになってからデータが確定するまで
の時間ですから、ＤＲＡＭはアクセスタイム１５０ｎｓのもので良いことになります。
（ただし、１５０ｎｓのものを使っている８８０１−０２Ｎボードは８ＭＨｚでは
動かないそうですので実際はタイミングはもっと厳しいのかもしれません）


　ＤＲＡＭのほうで満たさなければならない規格としては、ＲＡＳ信号の最小パルス幅
とプリチャージタイムがあります。最小パルス幅はＲＡＳがアクティブになっている
ときのパルス幅で、プリチャージタイムとはＲＡＳがインアクティブになってから
次にアクティブになるまでに必要な時間です（くわしくは規格表を参照）。
ただ、ＲＡＳは本体からの信号をそのまま使用していますので特に工夫したところは
ありません。本体のＲＡＳ信号がＭＲＥＱの立ち上がりを速めたものだというのは、
このプリチャージタイムをかせぐためです。

　アクセスタイムとＲＡＳまわりがうまくできていれば、後はそれほどタイミングが
重要視されるところはありません。ＣＡＳ信号をＭＵＸを２０ｎｓ遅らせて作って
いますが、これは７４Ｆ１５７によるアドレス切り換えの時間です。ＣＡＳを出すのを
あまり遅らせると今度はＣＡＳがアクティブになってからのアクセスタイム（ＲＡＳ
アクセスタイムの約半分）にひっかかるおそれがあります。

　また、データの読み書きが終了するまでＣＡＳはアクティブのままである必要が
ありますが、ＭＵＸはＭＲＥＱがインアクティブになるまでアクティブのままと
思われますので、この点も大丈夫です。


　以上がＲＡＭについてのだいたいの解説ですが、こういうことを考えながら作った
というよりも、作ってみてから勝手に説明をつけたという感があります。タイミング
チャートのほうも、別にオシロを見て書いたわけではないので少々いい加減なところ
があります。でも、最低限のことさえ気をつけていればそう難しく考えなくても結構
安直に動いてしまうというのが実際ではないでしょうか。要はなんでもやってみるのが
大事ということでしょう。
（そのためには多少の投資（犠牲？）も必要になりますが(^_^;)）